楷登电子与台积电深化合作，利用 2 纳米技术加速 AI 芯片开发

楷登电子与台积电正在扩大合作，旨在让芯片设计人员及早接触下一代制造工艺，从而缩短开发更强大、更高效的 AI 硬件所需的时间。

楷登电子（Cadence Design Systems Inc.，纳斯达克股票代码：CDNS）正在扩大其与台湾积体电路制造股份有限公司（台积电）的长期合作关系，以加速人工智能驱动型芯片的开发。此次合作将为芯片设计人员提供台积电最先进工艺节点（包括即将推出的 A14 和 N2 技术）的认证工具和知识产权 (IP) 的早期访问权限，旨在减少设计迭代次数，并加快复杂的 AI 和高性能计算 (HPC) 芯片的上市时间。

台积电生态系统与联盟管理部门总监 Aveek Sarkar 表示：“AI 计算工作负载日益增长的需求，加上紧缩的设计周期，需要先进且高能效的芯片技术、流线化的设计流程以及经过硅验证的 IP。通过与楷登电子等开放创新平台® (OIP) 生态系统伙伴的合作，我们让客户能够满怀信心地利用台积电最新的工艺技术设计尖端芯片。”

该合作伙伴关系使客户能够使用全套楷登电子数字和定制/模拟工具，这些工具已通过台积电 N2 和 A16 节点的认证。这包括楷登电子的旗舰 EDA 平台，如 Innovus Implementation System 和 Virtuoso Studio。合作还延伸到先进封装领域，楷登电子的 Integrity 3D-IC 平台支持台积电最新的 3DFabric 技术，这对于构建生成式 AI 所需的大型复杂系统至关重要。

两家公司之间的这种深度整合，对于一个正在应对摩尔定律前沿设计所带来的巨额成本和复杂性的行业至关重要。对于英伟达 (Nvidia)、安谋 (Arm) 以及新兴的 AI 加速器初创公司而言，拥有针对台积电最新制造工艺经过验证和优化的工具与 IP，可以使开发周期缩短数月，并降低昂贵的芯片失效风险，这在瞬息万变的 AI 硬件市场中是一项关键优势。

下一代节点与代理式 AI

此次合作的一个关键焦点是台积电的下一波工艺技术，包括 A14 和 N2 节点。台积电的 A14 是其 A16 技术的直接缩小版，在保持完全设计规则兼容性的同时，可节省 6% 的面积，从而让客户实现更平滑的过渡。N2 工艺是台积电首个使用纳米片晶体管的工艺，目前也正在通过 N2U 进行更新，后者将提供进一步的性能提升和功耗降低。

楷登电子正在通过开发其所谓的“代理就绪 (agent-ready)”设计流程，为其软件应对这些未来节点做好准备。这涉及将代理式 AI 集成到其 EDA 工具中，该公司将这一战略称为“为 AI 而设计及以 AI 进行设计 (Design for AI and AI for Design)”。其目标是从工程师手动操作工具转变为由 AI 代理编排从初始概念到最终签核的整个芯片设计过程。

楷登电子高级副总裁兼总经理 Chin-Chi Teng 表示：“先进节点的 AI 芯片创新需要一种涵盖完整设计周期、并能从 SoC 扩展到芯粒 (chiplet) 和 3D-IC 架构的签核就绪方案。通过与台积电的合作，我们正在通过将认证流程与经过硅验证的 IP 相结合，推进我们的‘为 AI 而设计及以 AI 进行设计’战略。”

客户势头与竞争格局

该合作伙伴关系已经受到了客户的青睐。新闻稿强调，早期和主流公司都在积极利用台积电的 3 纳米和 2 纳米技术进行设计。AI 推理加速器初创公司 Positron 正在台积电的 N3P 工艺上使用楷登电子的 PCIe 6.0 IP。这突显了拥有预先验证的高速接口 IP 的重要性，而这正是芯片设计中的一个重大瓶颈。

面对日益激烈的竞争，此次合作使楷登电子和台积电能够保持领先地位。虽然台积电是先进 AI 芯片领域的主导代工厂，但也面临着来自三星代工 (Samsung Foundry) 和复兴的英特尔代工服务 (Intel Foundry Services) 的挑战。通过与楷登电子等关键生态系统伙伴紧密合作，台积电为芯片设计人员打造了一个更具粘性的平台，使竞争对手更难获得立足点。对于楷登电子而言，与台积电路线图的紧密整合确保了其工具对于制造最先进芯片（这一市场每年价值数十亿美元）的公司来说始终不可或缺。

本文仅供参考，不构成投资建议。