三星zHBM將DRAM堆疊於運算晶片，功耗降低70%

三星的三階段HBM路線圖以zHBM為終點，這項設計將DRAM直接堆疊於GPU之上，使記憶體功耗降低70%。

三星在Hot Chips 2026大會上發布的路線圖，將HBM基底晶片從被動的資料中繼角色重塑為主動的運算夥伴，最終達成zHBM——一種相較HBM5可將DRAM功耗降低70%的3D堆疊技術。

「透過掌握先進封裝與統一的SoC-DRAM協同設計，我們將突破當前制約AI系統的功耗、面積與容量瓶頸，」三星DRAM設計團隊的Sangwook Han表示。

HBM4每堆疊頻寬已超過3 TB/s，HBM4E突破4 TB/s，而HBM5頻寬再翻倍並將容量提升至60 GB以上。三星將D1c與4奈米邏輯製程應用於HBM4的基底晶片，這是邁向DRAM與先進邏輯整合的第一步。

該路線圖發布之際，HBM現貨價格已飆漲約七倍，美光與SK海力士2027年前的產能已全數售罄，記憶體已成為AI伺服器機架中最昂貴的零組件。

基底晶片躍升為智慧夥伴

目前的HBM將多達16層的DRAM核心晶片與負責控制功能並透過實體介面與GPU溝通的基底晶片配對。頻寬擴展如今遭遇兩道瓶頸：矽穿孔的物理極限與基底晶片內部的I/O天花板。

三星第一階段將記憶體控制器從GPU移轉至客製化HBM基底晶片。該控制器佔運算晶片面積的5%至10%，移轉後可釋放空間容納更多核心，並將效能提升10%至20%。基於cHBM4設計打造的散熱路徑區塊可將峰值溫度降低超過35%，並覆蓋一半的實體介面。

第二階段為釋放出的空間加入功能。三星計劃在基底晶片上整合記憶體擴充控制器與處理元件，直接連接LPDDR或額外HBM，並卸載大型語言模型中記憶體密集的注意力運算。該公司將此稱之為AHBM。

zHBM消除中介層

第三階段捨棄將GPU與HBM並排放置的2.5D中介層。zHBM將DRAM直接堆疊於運算晶片之上，利用分散式I/O縮短資料路徑，並移除SerDes等多餘模組。三星目標達到約0.5 pJ/bit的I/O功耗，總DRAM功耗降低70%，每個模組節省超過100瓦，頻寬為HBM4E的2.3倍。

此設計需要晶圓對晶圓以及低於6微米間距的混合銅鍵合技術，迫使DRAM與SoC團隊從一開始就進行協同設計。目前散熱限制指向約四層堆疊，而非12或16層，因此工程研發工作仍待推進。

記憶體牆壓力席捲整個供應鏈

美光HBM設計架構師Raghu Sriramaneni在同一場會議上警告，AI運算約每兩年成長三倍，而HBM頻寬的成長幅度卻落後於兩倍以下。在一個配備兩顆GPU與八組12層HBM4堆疊的封裝中，記憶體佔據約90%的矽面積——是GPU面積的八倍以上。美光引用Meta的Llama 3資料顯示，約17%的非計畫性訓練中斷可追溯至HBM。

與此同時，SK海力士表示，其16層HBM3E測試晶片相較12層堆疊可將每顆晶圓薄化約10%，而混合鍵合技術在約20層時開始具有吸引力。HBM生產效率低落：根據美光數據，要匹配標準DRAM產能需耗費約三倍的晶圓量。

供應短缺正重塑整個堆疊層級的定價。Deloitte估計記憶體已約佔高階AI伺服器機架物料清單的25%，而輝達已告知客戶，自明年初起伺服器價格將上漲超過15%。美光、SK海力士與三星握有定價權，輝達則將成本轉嫁給微軟、Alphabet與甲骨文。三星的zHBM若能實現量產，將為這家記憶體大廠帶來對競爭對手的結構性成本優勢——但四層散熱上限與未經驗證的混合鍵合技術，使其距離上市仍有數年之遙。

本文僅供參考，不構成投資建議。