三星zHBM路線圖將DRAM堆疊於晶片之上，功耗降低70%

三星的三階段HBM路線圖最終以zHBM收尾，這是一種真正的3D架構，將DRAM直接堆疊於運算晶片上，並消除中介層。

三星電子在Hot Chips大會上公布了三階段高頻寬記憶體路線圖，最終以zHBM為目標——一種將DRAM直接堆疊於GPU與TPU之上的3D架構，相較HBM4E宣稱功耗降低70%、頻寬提升230%。該計畫重新定位HBM基底晶片，使其從被動的資料中繼角色轉變為具運算能力的夥伴，這項轉變可能重塑AI加速器的設計方式，以及記憶體堆疊中價值的分配歸屬。

「透過掌握先進封裝與統一SoC-DRAM協同設計，我們將突破目前制約AI系統的功耗、面積與容量瓶頸。」三星DRAM設計團隊的Sangwook Han在演講中表示。

路線圖的第一階段將三星的D1c與4nm邏輯製程應用於HBM4基底晶片，以晶片對晶片介面取代傳統PHY，並將記憶體控制器從運算晶片上移出。三星表示，這可釋放5%至10%的xPU矽晶面積，換取10%至20%的效能提升，同時透過Heat Path Block將峰值溫度降低逾35%。第二階段名為AHBM，將記憶體擴充控制器與處理元件整合至基底晶片上，以應對日益增長的KV-cache需求。第三階段則交付zHBM，三星宣稱每個DRAM模組可節省100W功耗，並釋放8.3%的GPU功耗空間，目標是透過晶圓對晶圓與混合立方體鍵合技術，實現約0.5 pJ/bit的I/O功耗。

此計畫推出之際，整個產業的HBM供應正持續收緊。據彭博報導，美光與SK海力士至2027年的產能已實質售罄，而輝達已告知超大規模雲端業者，受記憶體成本影響，AI伺服器價格將上調逾15%。美光的Raghu Sriramaneni在同一場會議上警告，最新AI封裝中約90%的半導體面積為記憶體，其晶圓消耗量為標準DRAM的三倍。

基底晶片轉變為協同處理器

HBM將其工作分攤於堆疊式DRAM核心晶片（C-die）與承載PHY及矽穿孔（TSV）以連結運算晶片的基底晶片（B-die）之間。目前的HBM4堆疊頻寬已超過3TB/s，HBM4E則朝4TB/s邁進，HBM5更將此翻倍，容量超過60GB。頻寬成長如今遭遇兩道硬性上限：TSV數量與間距的物理極限，以及基底晶片內PHY的I/O速度。

三星的解答是讓基底晶片承擔更多工作。將記憶體控制器移出xPU，再添入處理元件，使B-die轉變為分擔加速器工作負載的協同處理器。SK海力士正走在一條平行的道路上，將混合鍵合定位為邁向20層以上堆疊的途徑，並將凸塊間距推至18微米以下；美光則已開始量產其第六代HBM4，每個堆疊以2.8TB/s的頻寬服務輝達的Vera Rubin平台。

競爭態勢在挑戰者身上清晰可見。新創公司d-Matrix發表了Raptor，一款宣稱頻寬為HBM4十倍、且已有測試用矽晶驗證的3D-DRAM推論晶片。三星的zHBM，無論距離量產多遠，都指向相同方向：將運算直接堆疊於DRAM之上，並移除主導當今2.5D封裝的中介層。

對投資人的意義

三星的揭露加劇了其與SK海力士、美光之間爭奪AI加速器記憶體供應的三方競賽。根據Deloitte的估計，在高端AI伺服器機架中，記憶體目前已佔物料清單約四分之一。若zHBM的功耗與頻寬宣稱得以兌現，三星的記憶體部門有機會在一個至2027年產能已售罄、且據SK海力士管理層表示供應緊張可能延續至2030年之後的領域中奪取市佔率。三星並未透露zHBM的量產時間表，該架構目前仍屬路線圖而非量產商品，因此短期營收影響有限。投資人當下的解讀是：記憶體，而非運算，正成為制約AI系統成本與效能的關鍵因素。

本文僅供資訊參考，不構成投資建議。