IBM, 2나노 대비 50% 성능 향상된 서브 1나노 칩 공개

IBM의 나노스택 아키텍처는 손톱만한 칩에 약 1,000억 개의 트랜지스터를 집적하며 무어의 법칙을 옹스트롬 시대로 확장한다.

IBM이 반도체 업계 최초의 서브 1나노미터 칩 기술을 공개했다. 수직으로 적층된 트랜지스터 아키텍처인 이 기술은 손톱만한 다이(die)에 약 1,000억 개의 트랜지스터를 집적해, 2나노 노드 대비 거의 두 배에 달하는 집적도를 구현했다.

제이 감베타(Jay Gambetta) IBM 리서치 소장 겸 IBM 펠로우는 "이는 단순한 점진적 개선이 아니라 의미 있는 도약으로, 컴퓨팅이 에너지 증가 없이도 훨씬 더 강력해지는 미래를 가리킨다"고 말했다.

공개된 기술 결과에 따르면, 0.7나노미터(7옹스트롬) 노드는 IBM이 2021년에 선보인 2나노 노드 칩 대비 최대 50% 높은 성능 또는 70% 더 뛰어난 에너지 효율을 제공한다. 나노스택 아키텍처는 IBM이 개척하고 TSMC 등 파운드리 업계에서 3나노 및 2나노 칩의 표준이 된 나노시트 기술을 기반으로, 웨이퍼 표면에서 피처를 축소하는 대신 트랜지스터를 수직으로 적층하는 방식이다.

이번 혁신은 반도체 로드맵을 최소 10년 이상 연장하며, 여전히 2차원에서 나노시트 트랜지스터를 스케일링하고 있는 경쟁사들과의 기술 격차를 더욱 벌릴 전망이다. IBM은 5년 내 상용화 채택과 10년 내 본격적인 양산을 예상하고 있으며, 이는 TSMC, 삼성 파운드리, 인텔 간 경쟁 구도를 재편할 가능성이 있다.

나노스택 설계는 순차적 3D 집적 기술을 사용해 각각 5나노미터 두께(약 15개 실리콘 원자 열에 해당)의 나노시트 3개를 포함하는 두 개의 트랜지스터를 하나의 적층 유닛으로 결합한다. 이 아키텍처는 상부 및 하부 트랜지스터를 서로 다른 재료로 개별 엔지니어링할 수 있어, 기존 평면 구조에서는 어려운 성능 및 전력 최적화를 가능하게 한다.

IBM 연구진은 2025년 IEEE VLSI 기술 및 회로 심포지엄에서 발표된 기능성 CMOS 인버터 작동을 통해 예상 스위칭 성능을 입증하며 이 기술의 실현 가능성을 증명했다. VLSI 2026 심포지엄에서 회사는 비트 셀 높이를 줄이는 엇갈린 채널(staggered-channel) 설계를 통해 SRAM 스케일링을 40% 개선한 성과를 선보였으며, 감베타 소장은 이는 고대역폭·고효율 메모리를 컴퓨팅 자원 근처에 필요로 하는 AI 워크로드에 중요한 의미를 가질 수 있다고 말했다.

이번 SRAM 스케일링 성과는 AI 칩 설계에서 점점 커지는 병목 현상을 해결한다. 감베타 소장은 3나노에서 2나노 세대로 넘어가는 동안 SRAM 스케일링은 불과 몇 퍼센트 개선되는 데 그쳤지만, 이번 40% 향상은 온칩 메모리에 크게 의존하는 AI 가속기를 설계하는 칩 아키텍트들에게 구조적 변화를 의미한다고 말했다. 온칩 메모리는 AI 추론에서 가장 큰 에너지 소비원 중 하나인 데이터 이동을 줄여준다.

휘밍 부(Huiming Bu) IBM 반도체 기술 연구개발 부사장은 업계가 1959년 금속-산화물-반도체 전계효과 트랜지스터(MOSFET) 발명 이후 대부분 2차원에서 트랜지스터를 스케일링해 왔다고 지적하며, "이번이 업계 역사상 처음으로 트랜지스터를 수직 방향으로 적층하고 엇갈리게 배치할 수 있게 된 사례"라고 말했다.

이 연구는 IBM이 뉴욕주 올버니에 위치한 반도체 연구 시설에서 진행 중이며, IBM과 Lam Research, Tokyo Electron, SCREEN Semiconductor Solutions 등 파트너사들은 ASML Holding NV의 고NA(High Numerical Aperture) 극자외선(EUV) 리소그래피 장비 도입을 준비 중이다. IBM은 고NA EUV가 향후 로직 스케일링에 중요할 뿐만 아니라, 나노스택이 양산되기 전에 나노시트 기술 개선에도 기여할 수 있을 것이라고 밝혔다.

IBM은 나노스택의 상업화 파트너를 공개하지 않았지만, 일본의 Rapidus와 2나노 제조 분야에서 협력하고 있다. IBM이 삼성 등 파트너사에 칩 기술을 라이선싱해온 이력을 고려할 때, 나노스택에도 유사한 모델이 적용될 가능성이 있다. IBM의 선구적 작업 이후 자체적으로 2나노 노드를 위한 나노시트 트랜지스터를 독자 개발한 TSMC는 경쟁력을 유지하기 위해 자체 3D 적층 솔루션 개발 압박을 받고 있다.

투자자들에게 이번 기술의 파장은 여러 티커에 걸쳐 있다. IBM의 혁신은 TSMC와 인텔이 자체적인 서브 1나노 로드맵을 가속화하도록 압박할 수 있으며, 이는 업계 전반의 R&D 지출 증가로 이어질 가능성이 있다. 나노스택이 예상된 50% 성능 향상을 실현할 경우, 연간 수백억 달러를 AI 칩에 지출하는 아마존, 마이크로소프트, 구글 등 하이퍼스케일 클라우드 사업자들의 조달 결정에도 변화를 가져올 수 있다. 상업용 칩 제조사는 아니지만 IBM 자체는 이 아키텍처에서 라이선싱 수익을 창출할 수 있으나, 회사는 재무 조건을 공개하지 않았다.

본 기사는 정보 제공 목적으로만 작성되었으며 투자 조언을 구성하지 않습니다.