Un goulot d'étranglement critique dans la chaîne d'approvisionnement de l'IA force de nouvelles alliances : le géant sud-coréen de la mémoire SK Hynix se tourne vers Intel pour le packaging avancé de puces, un marché où Taiwan Semiconductor Manufacturing Co. (TSMC) détient actuellement une position quasi monopolistique. La collaboration évaluera l'utilisation de la technologie EMIB (Embedded Multi-die Interconnect Bridge) d'Intel pour relier la mémoire à large bande passante (HBM) aux puces logiques, créant ainsi une nouvelle voie potentielle vers le marché pour les accélérateurs d'IA.
« La caractéristique déterminante du cycle actuel des semi-conducteurs n'est pas l'incertitude de la demande mais la contrainte de l'offre », a déclaré Robert Castellano, analyste chez The Information Network. « Au niveau du packaging avancé, cette offre contrainte de TSMC crée une opportunité de marché secondaire pour des technologies alternatives telles qu'EMIB-T. »
Cette initiative est motivée par la demande écrasante pour le packaging CoWoS (Chip on Wafer on Substrate) de TSMC, qui est devenu la norme de l'industrie pour les processeurs IA haute performance. Selon l'analyse du marché, Nvidia devrait à elle seule consommer 60 % de la capacité CoWoS en 2026, Broadcom et AMD absorbant 26 % supplémentaires. Cela laisse peu de disponibilité pour un nombre croissant d'entreprises développant des puces IA personnalisées, des rapports indiquant que Google et Meta explorent également l'EMIB d'Intel pour leurs futurs accélérateurs.
L'opportunité pour Intel est de répondre à l'excédent du marché dans un segment qui devrait connaître une croissance significative. Le marché des processeurs axés sur l'inférence, pour lequel l'EMIB est bien adapté, devrait passer de 20 % de la demande totale de processeurs HBM en 2025 à 36 % d'ici 2027. Si Intel parvient à prouver la viabilité de l'EMIB à grande échelle, elle pourrait capturer une part significative de la demande de packaging supplémentaire, établissant un nouveau flux de revenus et augmentant sa pertinence stratégique à l'ère de l'IA.
La domination de CoWoS crée un goulot d'étranglement
L'architecture CoWoS de TSMC est le leader établi pour le packaging 2.5D, permettant les interconnexions à haute densité nécessaires pour relier des GPU puissants à plusieurs piles de HBM. Cette conception est indispensable pour l'entraînement de grands modèles de langage, offrant une bande passante mémoire mesurée en téraoctets par seconde.
Cependant, cette domination a créé un déséquilibre structurel. La capacité étant effectivement pré-allouée à Nvidia et à quelques autres acteurs majeurs, les plus petits développeurs de puces IA et les programmes ASIC personnalisés sont contraints de chercher des alternatives. Alors que TSMC se développe agressivement, visant une capacité de 130 000 à 160 000 wafers par mois d'ici 2026, la demande continue de dépasser l'offre, une situation exacerbée par le passage de Nvidia à un cycle de produits d'un an.
EMIB : une alternative de coût et d'échelle
La technologie EMIB d'Intel, désormais proposée via Intel Foundry Services, présente une proposition architecturale et économique différente. Au lieu d'un grand interposeur de silicium coûteux qui couvre l'ensemble du boîtier, l'EMIB intègre des ponts de silicium plus petits directement dans le substrat pour connecter le processeur et les piles HBM. Cette approche peut réduire considérablement les coûts du packaging, une considération clé pour les marchés de l'inférence et des ASIC personnalisés en pleine croissance.
Intel revendique également un avantage en termes d'évolutivité. Alors que les boîtiers CoWoS actuels supportent des tailles d'environ 3,3 fois la limite du réticule, Intel vise des boîtiers EMIB à 8 fois la taille du réticule en 2026. Cette focalisation sur des conceptions de grande taille optimisées en termes de coûts positionne l'EMIB non pas comme un remplaçant direct du CoWoS, mais comme une solution complémentaire pour une partie différente du marché de l'IA en expansion.
Le risque d'exécution dépend du rendement de fabrication
Malgré l'opportunité de marché évidente, Intel est confrontée à un obstacle majeur : le rendement de fabrication. Dans le packaging avancé, le rendement est l'arbitre ultime du coût et de la viabilité commerciale. Un seul défaut dans le boîtier peut rendre l'ensemble de l'assemblage — y compris une puce de processeur de haute valeur et plusieurs piles HBM — inutilisable.
Bien qu'Intel ait utilisé l'EMIB pour ses produits internes, elle n'a pas encore démontré de rendements élevés et constants dans un contexte de fonderie externe. Les commentaires des analystes suggèrent que l'obtention de rendements de production de masse économiquement viables sera le facteur décisif pour des clients potentiels tels que Google et SK Hynix. La capacité d'Intel à traduire sa technologie en une offre commerciale fiable et évolutive reste la variable clé de son ambition de défier la domination de TSMC en matière de packaging.
Cet article est fourni à titre informatif uniquement et ne constitue pas un conseil en investissement.
