Cadence et TSMC étendent leur collaboration pour donner aux concepteurs de puces un accès anticipé aux processus de fabrication de nouvelle génération, visant à réduire le temps nécessaire au développement de matériel d'IA plus puissant et plus efficace.
Cadence et TSMC étendent leur collaboration pour donner aux concepteurs de puces un accès anticipé aux processus de fabrication de nouvelle génération, visant à réduire le temps nécessaire au développement de matériel d'IA plus puissant et plus efficace.
Cadence Design Systems Inc. (Nasdaq : CDNS) élargit sa relation de longue date avec Taiwan Semiconductor Manufacturing Co. (TSMC) afin d'accélérer le développement de silicium piloté par l'intelligence artificielle. La collaboration offrira aux concepteurs de puces un accès anticipé à des outils certifiés et à de la propriété intellectuelle (IP) pour les nœuds de processus les plus avancés de TSMC, y compris les technologies A14 et N2 à venir, dans le but de réduire les itérations de conception et d'accélérer la mise sur le marché de puces complexes d'IA et de calcul haute performance (HPC).
« Les exigences croissantes des charges de travail de calcul d'IA, combinées à des cycles de conception compressés, nécessitent des technologies silicium avancées et économes en énergie, des flux de conception rationalisés et des IP validées sur silicium », a déclaré Aveek Sarkar, directeur de la division de gestion de l'écosystème et des alliances chez TSMC. « Grâce à notre collaboration avec les partenaires de l'écosystème Open Innovation Platform® (OIP) comme Cadence, nous permettons à nos clients de concevoir en toute confiance du silicium de pointe en utilisant les dernières technologies de processus de TSMC. »
Le partenariat donne aux clients l'accès à une suite complète d'outils numériques et personnalisés/analogiques de Cadence, qui ont été certifiés pour les nœuds N2 et A16 de TSMC. Cela inclut les plateformes EDA phares de Cadence telles qu'Innovus Implementation System et Virtuoso Studio. La collaboration s'étend également au conditionnement avancé, avec la plateforme Cadence Integrity 3D-IC prenant en charge les dernières technologies 3DFabric de TSMC, qui sont essentielles pour construire les systèmes larges et complexes requis pour l'IA générative.
Cette intégration plus profonde entre les deux sociétés est cruciale pour une industrie aux prises avec les coûts et la complexité immenses de la conception à la frontière de la loi de Moore. Pour des entreprises comme Nvidia, Arm et les startups émergentes d'accélérateurs d'IA, disposer d'outils et d'IP validés et optimisés pour les processus de fabrication les plus récents de TSMC peut faire gagner des mois sur les cycles de développement et réduire le risque de défaillances de puces coûteuses, un avantage crucial sur le marché du matériel d'IA en évolution rapide.
Un axe clé de la collaboration est la prochaine vague de technologies de processus de TSMC, notamment les nœuds A14 et N2. L'A14 de TSMC est une réduction directe de sa technologie A16, offrant une économie de surface de 6 % avec une compatibilité totale des règles de conception, permettant une transition plus fluide pour les clients. Le processus N2, le premier de TSMC à utiliser des transistors à nanofeuilles (nanosheet), bénéficie également d'une mise à jour avec le N2U, qui offre de nouveaux gains de performance et une réduction de la consommation d'énergie.
Cadence prépare ses logiciels pour ces futurs nœuds en développant ce qu'elle appelle des flux de conception « prêts pour les agents ». Cela implique l'intégration de l'IA agentique dans ses outils EDA, une stratégie que l'entreprise appelle « Design for AI and AI for Design ». L'objectif est de passer d'ingénieurs exécutant manuellement des outils à un agent d'IA orchestrant l'ensemble du processus de conception de puces, du concept initial à la validation finale.
« L'innovation silicium en IA sur les nœuds avancés exige une approche prête pour la validation (signoff) qui couvre tout le cycle de conception et s'adapte des SoC aux architectures chiplet et 3D-IC », a déclaré Chin-Chi Teng, vice-président senior et directeur général chez Cadence. « Grâce à la collaboration avec TSMC, nous faisons progresser notre stratégie Design for AI and AI for Design en unissant des flux certifiés avec une IP prouvée sur silicium. »
Le partenariat suscite déjà l'intérêt des clients. Le communiqué de presse met en avant des entreprises pionnières et traditionnelles qui conçoivent activement sur les technologies 3 nm et 2 nm de TSMC. Positron, une startup d'accélérateurs d'inférence d'IA, utilise l'IP PCIe 6.0 de Cadence sur le processus N3P de TSMC. Cela souligne l'importance de disposer d'une IP d'interface haute vitesse pré-validée, ce qui constitue un goulot d'étranglement important dans la conception de puces.
La collaboration permet à Cadence et TSMC de maintenir leur leadership face à une concurrence croissante. Bien que TSMC soit la fonderie dominante pour les puces d'IA avancées, elle fait face aux défis de Samsung Foundry et d'un Intel Foundry Services renaissant. En travaillant étroitement avec des partenaires clés de l'écosystème comme Cadence, TSMC crée une plateforme plus attrayante pour les concepteurs de puces, rendant plus difficile pour les concurrents de s'implanter. Pour Cadence, l'intégration étroite avec la feuille de route de TSMC garantit que ses outils restent indispensables pour les entreprises qui construisent les puces les plus avancées, un marché qui vaut des milliards de dollars par an.
Cet article est à titre informatif uniquement et ne constitue pas un conseil en investissement.
