TSMC trì hoãn đóng gói CoPoS tiên tiến đến quý 4 năm 2030

Taiwan Semiconductor Manufacturing Co. đã lùi thời điểm sản xuất hàng loạt công nghệ đóng gói CoPoS thế hệ tiếp theo sang quý 4 năm 2030. Sự chậm trễ khoảng hai năm này kéo dài tầm quan trọng chiến lược của nền tảng CoWoS hiện tại và định hình lại logic đầu tư trên toàn chuỗi cung ứng bán dẫn.

"Các sản phẩm đóng gói CoPoS đầu tiên hiện được kỳ vọng vào cuối năm 2030, so với kỳ vọng trước đó của thị trường là năm 2028," theo báo cáo của DigiTimes vào thứ Sáu, dẫn lời các nguồn tin trong chuỗi cung ứng.

Lộ trình cập nhật cho thấy TSMC sẽ bắt đầu lắp đặt thiết bị R&D vào quý 3 năm 2026, với các đơn đặt hàng dây chuyền thử nghiệm sẽ theo sau một năm sau đó. Ngược lại, công suất cho công nghệ CoWoS (Chip-on-Wafer-on-Substrate) hiện tại đã được đặt kín hoàn toàn cho hai năm tới bởi các khách hàng lớn bao gồm Nvidia và AMD.

Việc trì hoãn làm mờ đi triển vọng cho các nhà cung cấp thiết bị và vật liệu, những người đã đặt cược vào sự gia tăng sớm của CoPoS, đồng thời tạo ra một luồng gió thuận doanh thu đáng kể cho các đối tác lâu đời trong chuỗi cung ứng CoWoS và SoIC. Sự thay đổi này củng cố sự phụ thuộc của TSMC vào việc đóng gói thế hệ hiện tại trong trung hạn, tác động đến lộ trình mở rộng hiệu suất cho các bộ tăng tốc AI trong tương lai.

Mở rộng CoWoS và SoIC lấp đầy khoảng trống

Với CoPoS còn ở xa phía chân trời, TSMC đang đẩy nhanh việc mở rộng các giải pháp đóng gói tiên tiến hiện có của mình. Nhu cầu từ Nvidia, AMD và các khách hàng ASIC khác nhau đã hoàn toàn chiếm lĩnh công suất CoWoS của công ty trong hai năm tới.

Song song đó, TSMC lên kế hoạch mở rộng lớn công suất SoIC (System-on-Integrated-Chips) của mình. Công ty đặt mục tiêu tăng sản lượng hàng tháng tại nhà máy Gia Nghĩa từ gần 10.000 tấm wafer hiện nay lên 50.000 tấm vào năm 2027. Nvidia được cho là sẽ trở thành bên bao tiêu chính cho công suất mở rộng này, với khoảng 10% được chỉ định cho các ứng dụng quang học đồng đóng gói (CPO). Động thái này mang lại tầm nhìn đơn hàng dài hạn rõ ràng cho các nhà cung cấp thiết bị liên kết hỗn hợp.

Những rào cản kỹ thuật đẩy lùi lộ trình CoPoS

Sự trì hoãn chủ yếu bắt nguồn từ những thách thức kỹ thuật cơ bản trong kiến trúc CoPoS (Compact Package on Substrate), cụ thể liên quan đến việc đạt được "độ đồng nhất" và kiểm soát "vênh" trên toàn bộ gói. Theo báo cáo của DigiTimes, TSMC đã đặt ra một tiêu chuẩn cực kỳ cao cho các đối tác phát triển của mình.

Công ty được cho là đang yêu cầu một số nhà cung cấp thiết bị ký các thỏa thuận hạn chế, ngăn họ bán các công cụ hoặc công nghệ liên quan cho các khách hàng khác. Những yêu cầu nghiêm ngặt này làm tăng chi phí phát triển và độ phức tạp cho toàn bộ chuỗi cung ứng, góp phần vào việc kéo dài lộ trình.

Chuỗi cung ứng điều chỉnh theo thực tế mới

Lộ trình thay đổi có tác động lan tỏa ra ngoài các nhà cung cấp trực tiếp của TSMC. Một kế hoạch đóng gói cạnh tranh được gọi là CoWoP, được cho là do Nvidia và đối tác SPIL dẫn đầu, hiện đang phải đối mặt với sự trì hoãn tiềm tàng. Độ khó kỹ thuật và chi phí cao của giải pháp thay thế này rõ ràng đã làm giảm sự nhiệt tình của những người tham gia.

Với việc sản xuất CoPoS hiện là một mục tiêu xa vời và tương lai của CoWoP không chắc chắn, sự tập trung của thị trường đã tăng cường vào các lộ trình CoWoS và SoIC của TSMC. Hai công nghệ này sẽ vẫn là những trụ cột cốt lõi trong chiến lược đóng gói tiên tiến của TSMC trong tương lai gần, buộc phải đánh giá lại chi tiêu vốn và cấu trúc đơn hàng trong toàn bộ chuỗi cung ứng.

Bài viết này chỉ mang tính chất thông tin và không cấu thành lời khuyên đầu tư.