Key Takeaways:
- La hoja de ruta revisada de TSMC para el empaquetado avanzado de chips extiende la vida útil de su tecnología CoWoS actual, lo que indica un cambio significativo en la cadena de suministro de semiconductores.
Key Takeaways:

Taiwan Semiconductor Manufacturing Co. ha retrasado la producción en masa de su tecnología de empaquetado CoPoS de próxima generación al cuarto trimestre de 2030. Este retraso de aproximadamente dos años extiende la importancia estratégica de su plataforma CoWoS actual y redefine la lógica de inversión en toda la cadena de suministro de semiconductores.
"Los primeros productos empaquetados con CoPoS se esperan ahora para finales de 2030, en comparación con la expectativa anterior del mercado para 2028", según un informe de DigiTimes publicado el viernes, que cita fuentes dentro de la cadena de suministro.
El cronograma actualizado indica que TSMC comenzará la instalación de equipos de I+D en el tercer trimestre de 2026, y los pedidos de la línea piloto seguirán un año después. Por el contrario, la capacidad para la tecnología actual CoWoS (Chip-on-Wafer-on-Substrate) ya está totalmente reservada para los próximos dos años por clientes importantes como Nvidia y AMD.
El aplazamiento ensombrece las perspectivas para los proveedores de equipos y materiales que apostaban por un aumento temprano de CoPoS, al tiempo que proporciona un viento de cola de ingresos significativo para los socios establecidos en las cadenas de suministro de CoWoS y SoIC. El cambio consolida la dependencia de TSMC del empaquetado de la generación actual a medio plazo, lo que afecta la hoja de ruta de escalado de rendimiento para futuros aceleradores de IA.
Con el CoPoS más lejos en el horizonte, TSMC está acelerando la expansión de sus soluciones de empaquetado avanzado existentes. La demanda de Nvidia, AMD y varios clientes de ASIC ha reservado por completo la capacidad de CoWoS de la empresa para los próximos dos años.
En paralelo, TSMC planea una expansión importante de su capacidad SoIC (System-on-Integrated-Chips). La empresa tiene como objetivo aumentar la producción mensual en su planta de Chiayi de casi 10.000 obleas hoy a 50.000 obleas para 2027. Según se informa, Nvidia será el principal comprador de esta capacidad ampliada, con aproximadamente un 10 por ciento designado para aplicaciones de óptica coempaquetada (CPO). Este movimiento proporciona una visibilidad de pedidos clara y a largo plazo para los proveedores de equipos de unión híbrida.
El retraso se debe principalmente a desafíos técnicos fundamentales en la arquitectura CoPoS (Compact Package on Substrate), específicamente relacionados con el logro de la "uniformidad" y el control del "alabeo" en todo el paquete. Según el informe de DigiTimes, TSMC ha puesto el listón extremadamente alto para sus socios de desarrollo.
Según se informa, la empresa está exigiendo a algunos proveedores de equipos que firmen acuerdos restrictivos, impidiéndoles vender herramientas o tecnología relacionada a otros clientes. Estos requisitos estrictos aumentan los costos de desarrollo y la complejidad para toda la cadena de suministro, contribuyendo a la extensión del cronograma.
El cambio en la hoja de ruta tiene efectos dominó más allá de los proveedores directos de TSMC. Un plan de empaquetado competidor conocido como CoWoP, supuestamente liderado por Nvidia y su socio SPIL, se enfrenta ahora a posibles retrasos. La dificultad técnica y el alto costo de esta alternativa aparentemente han amortiguado el entusiasmo entre los participantes.
Con la producción de CoPoS ahora como un objetivo lejano y el futuro de CoWoP incierto, el enfoque del mercado se ha intensificado en las hojas de ruta de CoWoS y SoIC de TSMC. Estas dos tecnologías seguirán siendo los pilares centrales de la estrategia de empaquetado avanzado de TSMC en el futuro previsible, lo que obligará a una reevaluación del gasto de capital y las estructuras de pedidos en toda la cadena de suministro.
Este artículo tiene fines informativos únicamente y no constituye asesoramiento de inversión.