Cadence와 TSMC, 2nm 기술로 AI 칩 가속화 위해 파트너십 심화

Cadence와 TSMC는 칩 설계자들에게 차세대 제조 공정에 대한 조기 접근 권한을 제공하고, 보다 강력하고 효율적인 AI 하드웨어를 개발하는 데 걸리는 시간을 단축하기 위해 협력을 확대하고 있습니다.

Cadence Design Systems Inc.(Nasdaq: CDNS)는 인공지능 기반 실리콘 개발을 가속화하기 위해 대만 반도체 제조 회사(TSMC)와의 오랜 관계를 확대하고 있습니다. 이번 협력을 통해 칩 설계자들은 곧 출시될 A14 및 N2 기술을 포함한 TSMC의 가장 진보된 공정 노드에 대한 인증된 툴과 지식 재산(IP)에 조기에 접근할 수 있게 되며, 이를 통해 설계 반복을 줄이고 복잡한 AI 및 고성능 컴퓨팅(HPC) 칩의 시장 출시 기간을 단축하는 것을 목표로 합니다.

TSMC의 에코시스템 및 얼라이언스 관리 부문 이사인 Aveek Sarkar는 "압축된 설계 주기와 결합된 AI 컴퓨팅 워크로드의 증가하는 수요는 고급스럽고 에너지 효율적인 실리콘 기술, 간소화된 설계 플로우 및 실리콘 검증 IP를 요구합니다. Cadence와 같은 Open Innovation Platform®(OIP) 에코시스템 파트너와의 협력을 통해 우리는 고객이 TSMC의 최신 공정 기술을 사용하여 최첨단 실리콘을 자신 있게 설계할 수 있도록 지원합니다"라고 말했습니다.

이번 파트너십을 통해 고객은 TSMC의 N2 및 A16 노드에 대해 인증된 Cadence의 디지털 및 맞춤형/아날로그 툴 세트 전체를 이용할 수 있습니다. 여기에는 Innovus Implementation System 및 Virtuoso Studio와 같은 Cadence의 플래그십 EDA 플랫폼이 포함됩니다. 또한 이번 협력은 고급 패키징까지 확장되어, Cadence Integrity 3D-IC 플랫폼이 생성형 AI에 필요한 대규모의 복잡한 시스템 구축에 중요한 TSMC의 최신 3DFabric 기술을 지원합니다.

양사 간의 이러한 심화된 통합은 무어의 법칙의 최전선에서 설계하는 데 드는 막대한 비용과 복잡성에 대처하고 있는 업계에 매우 중요합니다. Nvidia, Arm 및 신흥 AI 가속기 스타트업과 같은 기업의 경우, TSMC의 최신 제조 공정에 대해 검증되고 최적화된 툴과 IP를 보유하면 개발 주기를 수개월 단축하고 비용이 많이 드는 칩 실패 위험을 줄일 수 있으며, 이는 빠르게 움직이는 AI 하드웨어 시장에서 중요한 이점입니다.

차세대 노드와 에이전틱 AI

이번 협력의 핵심 초점은 A14 및 N2 노드를 포함한 TSMC의 차세대 공정 기술입니다. TSMC의 A14는 A16 기술을 직접 축소한 것으로, 전체 설계 규칙 호환성을 유지하면서 6%의 면적 절감을 제공하여 고객이 보다 원활하게 전환할 수 있도록 합니다. 나노시트 트랜지스터를 사용하는 TSMC의 첫 번째 공정인 N2 공정도 추가적인 성능 향상과 전력 소모 감소를 제공하는 N2U로 업데이트되고 있습니다.

Cadence는 "에이전트 준비(agent-ready)" 설계 플로우라고 부르는 것을 개발하여 이러한 미래 노드에 대비해 소프트웨어를 준비하고 있습니다. 여기에는 에이전틱 AI를 EDA 툴에 통합하는 작업이 포함되며, 회사는 이 전략을 "Design for AI and AI for Design"이라고 부릅니다. 목표는 엔지니어가 툴을 수동으로 실행하는 방식에서 AI 에이전트가 초기 개념부터 최종 사인오프까지 전체 칩 설계 프로세스를 조율하는 방식으로 전환하는 것입니다.

Cadence의 수석 부사장 겸 제너럴 매니저인 Chin-Chi Teng은 "고급 노드에서의 AI 실리콘 혁신은 전체 설계 주기에 걸쳐 있으며 SoC에서 칩렛 및 3D-IC 아키텍처까지 확장 가능한 사인오프 준비 접근 방식을 요구합니다. TSMC와의 협력을 통해 인증된 플로우와 실리콘 입증 IP를 결합함으로써 우리의 Design for AI and AI for Design 전략을 발전시키고 있습니다"라고 말했습니다.

고객 모멘텀 및 경쟁 구도

이 파트너십은 이미 고객들로부터 호응을 얻고 있습니다. 보도 자료에 따르면 초기 단계의 기업들과 주류 기업들이 TSMC의 3nm 및 2nm 기술을 사용하여 활발하게 설계하고 있습니다. AI 추론 가속기 스타트업인 Positron은 TSMC의 N3P 공정에서 Cadence의 PCIe 6.0 IP를 사용하고 있습니다. 이는 칩 설계의 중대한 병목 현상인 사전 검증된 고속 인터페이스 IP를 확보하는 것의 중요성을 강조합니다.

이번 협력으로 Cadence와 TSMC는 치열해지는 경쟁 속에서 리더십을 유지할 수 있는 위치에 서게 되었습니다. TSMC는 고급 AI 칩의 지배적인 파운드리이지만, 삼성 파운드리와 부활하는 인텔 파운드리 서비스로부터 도전에 직면해 있습니다. Cadence와 같은 주요 에코시스템 파트너와 긴밀히 협력함으로써 TSMC는 칩 설계자들을 위해 더 강력한 플랫폼을 구축하여 경쟁업체가 발판을 마련하기 어렵게 만듭니다. Cadence의 경우 TSMC의 로드맵과의 긴밀한 통합을 통해 자사의 툴이 연간 수십억 달러 규모의 시장인 최첨단 칩 제조 기업들에게 필수적인 상태로 유지되도록 보장합니다.

이 기사는 정보 제공 목적으로만 작성되었으며 투자 조언을 구성하지 않습니다.