ケイデンスとTSMCが提携を深化、2nm技術でAIチップ開発を加速

ケイデンスとTSMCは提携を拡大し、チップ設計者が次世代の製造プロセスに早期にアクセスできるようにすることで、より強力で効率的なAIハードウェアの開発にかかる時間を短縮することを目指しています。

ケイデンス・デザイン・システムズ（Cadence Design Systems Inc.、Nasdaq: CDNS）は、台湾積体電路製造（TSMC）との長年にわたる協力関係を拡大し、人工知能駆動型シリコンの開発を加速させています。この提携により、チップ設計者は、次世代のA14やN2技術を含むTSMCの最先端プロセスノード向けの認証済みツールや知的財産（IP）に早期アクセスできるようになります。これにより、設計の反復回数を減らし、複雑なAIやハイパフォーマンス・コンピューティング（HPC）チップの市場投入までの期間を短縮することを目指しています。

TSMCのエコシステム＆アライアンス管理部門ディレクターであるアビーク・サーカー（Aveek Sarkar）氏は、「AIコンピューティングのワークロードに対する需要の高まりと、設計サイクルの短縮が相まって、先進的でエネルギー効率の高いシリコン技術、合理化された設計フロー、そしてシリコン実証済みのIPが必要とされています。ケイデンスのようなOpen Innovation Platform®（OIP）エコシステムパートナーとの提携を通じて、お客様がTSMCの最新プロセス技術を使用して、自信を持って最先端のシリコンを設計できるように支援します」と述べています。

この提携により、顧客はTSMCのN2およびA16ノード向けに認証されたケイデンスのデジタルおよびカスタム/アナログツールの包括的なスイートを利用できるようになります。これには、Innovus Implementation SystemやVirtuoso StudioといったケイデンスのフラッグシップEDAプラットフォームが含まれます。また、この提携は先進パッケージングにも及び、Cadence Integrity 3D-ICプラットフォームがTSMCの最新の3DFabric技術をサポートします。これは、生成AIに必要な大規模で複雑なシステムを構築するために不可欠です。

両社間のこの深い統合は、ムーアの法則の限界に挑む設計に伴う莫大なコストと複雑さに対処している業界にとって極めて重要です。Nvidia、Arm、そして新興のAIアクセラレータ・スタートアップなどの企業にとって、TSMCの最新製造プロセス向けに検証・最適化されたツールやIPを利用できることは、開発サイクルを数ヶ月短縮し、高額なコストを伴うチップの故障リスクを低減することにつながり、変化の激しいAIハードウェア市場において決定的な優位性となります。

次世代ノードとエージェンティックAI

提携の主な焦点の一つは、A14およびN2ノードを含むTSMCの次世代プロセス技術です。TSMCのA14は、A16技術を直接縮小したもので、完全な設計ルール互換性を維持しながら6%の面積削減を実現し、顧客がよりスムーズに移行できるようにします。ナノシート・トランジスタを初めて採用したTSMCのN2プロセスも、さらなる性能向上と消費電力削減を実現するN2Uへとアップデートされています。

ケイデンスは、同社が「エージェント対応」設計フローと呼ぶものを開発することで、これらの将来のノードに向けてソフトウェアの準備を進めています。これには、エージェンティックAIをEDAツールに統合することが含まれており、同社はこの戦略を「AIのための設計、および設計のためのAI（Design for AI and AI for Design）」と呼んでいます。その目標は、エンジニアがツールを手動で操作するスタイルから、AIエージェントが初期コンセプトから最終的なサインオフまで、チップ設計プロセス全体を統括するスタイルへと移行することです。

ケイデンスのシニア・バイス・プレジデント兼ジェネラル・マネージャーであるチンチ・テン（Chin-Chi Teng）氏は、「先端ノードにおけるAIシリコンのイノベーションには、設計サイクル全体をカバーし、SoCからチップレット、3D-ICアーキテクチャまで拡張可能な、サインオフ準備の整ったアプローチが求められます。TSMCとの提携を通じて、認証済みフローとシリコン実証済みIPを統合することで、当社の『Design for AI and AI for Design』戦略を推進しています」と述べています。

顧客の勢いと競争環境

この提携は、すでに顧客の間で浸透し始めています。プレスリリースでは、TSMCの3nmおよび2nm技術を用いて積極的に設計を行っている早期採用企業や主要企業が紹介されています。AI推論アクセラレータのスタートアップであるPositron社は、TSMCのN3PプロセスでケイデンスのPCIe 6.0 IPを使用しています。これは、チップ設計における大きなボトルネックである、事前に検証された高速インターフェースIPを確保することの重要性を強調しています。

この提携により、ケイデンスとTSMCは、激化する競争の中でリーダーシップを維持できる体制を整えています。TSMCは先端AIチップの支配的なファウンドリですが、Samsung Foundryや、復活を遂げたIntel Foundry Servicesからの挑戦に直面しています。ケイデンスのような主要なエコシステムパートナーと緊密に連携することで、TSMCはチップ設計者にとってより離れがたいプラットフォームを構築し、競合他社が足がかりを得るのを困難にしています。ケイデンスにとっては、TSMCのロードマップとの緊密な統合により、年間数十億ドル規模の市場である最先端チップを製造する企業にとって、自社のツールが不可欠な存在であり続けることが保証されます。

本記事は情報提供のみを目的としており、投資勧誘を目的としたものではありません。