IBM presenta un chip de menos de 1 nm con un 50 % más de rendimiento frente al nodo de 2 nm

La arquitectura nanostack de IBM alberga casi 100 mil millones de transistores en un chip del tamaño de una uña, extendiendo la Ley de Moore hacia la era del angstrom.

IBM presentó la primera tecnología de chips de menos de 1 nanómetro de la industria de semiconductores, una arquitectura de transistores apilados verticalmente que alberga casi 100 mil millones de transistores en un dado del tamaño de una uña — casi el doble de la densidad de su nodo de 2 nm.

"No es solo un paso incremental, es un salto significativo que apunta hacia un futuro donde la informática se vuelve mucho más potente sin un aumento correspondiente en el consumo de energía", afirmó Jay Gambetta, director de IBM Research y miembro distinguido de IBM.

El nodo de 0,7 nanómetros, o 7 ángstroms, ofrece hasta un 50 % más de rendimiento o un 70 % más de eficiencia energética en comparación con los chips de nodo de 2 nm presentados por IBM en 2021, según los resultados técnicos publicados. La arquitectura nanostack se basa en la tecnología de nanohojas — que IBM pionera y que se ha convertido en el estándar de la industria para chips de 3 nm y 2 nm en TSMC y otras fundiciones — apilando transistores verticalmente en lugar de reducir las dimensiones de los componentes sobre la superficie de la oblea.

Este avance extiende la hoja de ruta de los semiconductores durante al menos otra década, lo que amenaza con ampliar la brecha tecnológica para los competidores que aún escalan transistores de nanohojas en dos dimensiones. IBM espera una adopción comercial en un plazo de cinco años y una producción generalizada en una década, lo que podría reconfigurar la dinámica competitiva entre TSMC, Samsung Foundry e Intel.

El diseño nanostack utiliza integración 3D secuencial para unir dos transistores — cada uno con tres nanohojas de 5 nanómetros de grosor, equivalentes a unas 15 filas de átomos de silicio — en una sola unidad apilada. La arquitectura permite que los transistores superior e inferior se diseñen por separado con diferentes materiales, lo que posibilita optimizaciones de rendimiento y consumo energético difíciles de lograr en estructuras planas convencionales.

Los investigadores de IBM demostraron la viabilidad de la tecnología mediante la operación funcional de un inversor CMOS con el rendimiento de conmutación esperado, presentado en el Simposio IEEE sobre Tecnología y Circuitos VLSI de 2025. En el simposio VLSI 2026, la compañía mostró una mejora del 40 % en el escalado de SRAM mediante un diseño de canal escalonado que reduce la altura de la celda de bit — un avance que Gambetta calificó como potencialmente significativo para cargas de trabajo de IA que requieren memoria de alta capacidad y alta eficiencia cerca de los recursos de cómputo.

El logro en el escalado de SRAM aborda un cuello de botella creciente en el diseño de chips para IA. El escalado de SRAM mejoró solo unos pocos puntos porcentuales entre las generaciones de 3 nm y 2 nm, señaló Gambetta, lo que convierte la ganancia del 40 % en un cambio estructural para los arquitectos de chips que diseñan aceleradores de IA que dependen en gran medida de la memoria integrada para reducir el movimiento de datos — una de las mayores fuentes de consumo energético en la inferencia de IA.

Huiming Bu, vicepresidente de investigación y desarrollo de tecnología de silicio en IBM, señaló que la industria ha escalado transistores mayoritariamente en dos dimensiones desde que se inventó el transistor de efecto de campo de semiconductor de óxido metálico en 1959. "Esta será la primera vez en nuestra industria que podemos apilar y escalonar transistores en dirección vertical", afirmó.

El trabajo se realiza en las instalaciones de investigación de semiconductores de IBM en Albany, Nueva York, donde la compañía y sus socios — entre ellos Lam Research, Tokyo Electron y SCREEN Semiconductor Solutions — se preparan para implementar la litografía ultravioleta extrema de alta apertura numérica de ASML Holding NV. IBM señaló que la EUV de alta NA será crítica para el escalado lógico futuro y también podría mejorar la tecnología de nanohojas antes de que nanostack llegue a producción.

IBM no ha revelado socios de comercialización para nanostack, aunque está trabajando con la japonesa Rapidus Corp. en la fabricación de 2 nm. El historial de la compañía en la concesión de licencias de su tecnología de chips a socios como Samsung sugiere un modelo similar para nanostack. TSMC, que desarrolló de forma independiente transistores de nanohojas para su nodo de 2 nm tras el trabajo pionero de IBM, enfrenta la presión de desarrollar su propia solución de apilamiento 3D para seguir siendo competitiva.

Para los inversores, las implicaciones abarcan múltiples tickers. El avance de IBM podría presionar a TSMC e Intel para que aceleren sus propias hojas de ruta hacia los chips de menos de 1 nm, lo que potencialmente aumentaría el gasto en I+D en toda la industria. Si nanostack ofrece la ganancia proyectada del 50 % en rendimiento, podría alterar las decisiones de contratación de los operadores de hiperescala — Amazon, Microsoft y Google — que gastan decenas de miles de millones al año en chips de IA. IBM, si bien no es un fabricante comercial de chips, podría generar ingresos por licencias a partir de la arquitectura, aunque la compañía no ha revelado los términos financieros.

Este artículo tiene fines exclusivamente informativos y no constituye asesoramiento de inversión.