Conclusiones Clave:
IBM Research ha producido la primera arquitectura de chip sub-1 nanómetro del mundo, empaquetando cerca de 100 mil millones de transistores en un dado del tamaño de una uña y extendiendo la hoja de ruta de los semiconductores hacia la era del angstrom.
La nueva arquitectura nanostack de IBM, construida en el nodo de 0,7 nanómetros, ofrece hasta un 50% más de rendimiento o un 70% más de eficiencia energética en comparación con su predecesor de 2nm — un salto que podría redefinir la economía de los centros de datos de IA.
"No es solo un paso incremental, es un salto significativo hacia adelante, que apunta a un futuro donde la computación se vuelve significativamente más potente sin un aumento correspondiente en la energía", afirmó Jay Gambetta, director de IBM Research y miembro de IBM.
El diseño nanostack apila los transistores verticalmente en lugar de colocarlos uno al lado del otro, logrando casi el doble de densidad de transistores que el chip de nodo de 2nm de IBM presentado en 2021. IBM también demostró una mejora del 40% en la escalabilidad de SRAM, una métrica crítica para las cargas de trabajo de IA que dependen de memoria de alta velocidad y baja latencia. La arquitectura permite que los transistores superiores e inferiores se diseñen por separado con diferentes materiales, desbloqueando optimizaciones de rendimiento y potencia imposibles en los diseños planares convencionales.
IBM ya no fabrica chips comercialmente — abandonó la fabricación en 2015 al transferir sus plantas a GlobalFoundries —, pero su canal de investigación ha marcado históricamente la dirección de toda la industria. La tecnología de nanoláminas, que IBM fue pionera, ahora sustenta todos los chips avanzados de 3nm y 2nm de TSMC y Samsung Foundry. Si nanostack sigue la misma trayectoria, podría influir en la próxima década del diseño de chips para Nvidia, AMD e Intel.
Cómo funciona Nanostack
La unidad básica de la arquitectura nanostack de IBM consiste en dos transistores apilados y unidos, cada uno con tres nanoláminas individualmente de 5 nanómetros de grosor — equivalente a unas 15 filas de átomos de silicio. Al escalonar los transistores en la dimensión vertical, IBM añade efectivamente un tercer eje a la escalabilidad de chips que la industria ha agotado en gran medida en dos dimensiones desde que se inventó el transistor en 1959.
"Esta será la primera vez en nuestra industria que podemos apilar y escalonar transistores en una dirección vertical", afirmó Huiming Bu, vicepresidente de investigación y desarrollo de tecnología de silicio en IBM.
El enfoque aborda un problema fundamental: la miniaturización tradicional de transistores ha alcanzado límites atómicos, y la escalabilidad de SRAM — la capacidad de reducir las celdas de memoria más cercanas al procesador — se había ralentizado a solo unos pocos puntos porcentuales entre las generaciones de 3nm y 2nm. La mejora del 40% en SRAM de IBM mediante celdas de bit de canal escalonado representa un cambio radical en un área donde el progreso casi se había estancado.
La conexión con los centros de datos de IA
El momento del avance coincide con un punto de inflexión en el gasto en infraestructura de IA. La GPU Blackwell de Nvidia, construida en el nodo de 4nm de TSMC, y la próxima plataforma Rubin en 3nm, ambas enfrentan limitaciones de potencia y térmicas en los centros de datos. Los hiperescaladores, incluyendo Microsoft, Amazon y Alphabet, están gastando decenas de miles de millones anuales en clústeres de GPU, donde los costos energéticos se han convertido en una restricción vinculante para la expansión.
"Todos exigen más rendimiento, pero nadie quiere pagar la factura de la electricidad", dijo Bu.
Las mejoras en SRAM de IBM son particularmente relevantes porque muchos chips de IA dedican grandes porciones del área del dado a memoria integrada para reducir el movimiento de datos — una de las mayores fuentes de consumo energético en la inferencia de IA. Diseños de SRAM más eficientes podrían aumentar la capacidad de caché y reducir la necesidad de transportar datos entre procesadores y memoria externa, reduciendo directamente el costo total de propiedad para las cargas de trabajo de IA.
Camino hacia la comercialización
IBM advirtió que la tecnología permanece en fase de investigación, y se espera la adopción más temprana en el nodo sub-1nm dentro de cinco años. La compañía está trabajando con socios, incluida la japonesa Rapidus, en la fabricación de 2nm y se está preparando para utilizar las herramientas de litografía EUV High NA de ASML en su instalación de Albany, Nueva York — equipo que será esencial para imprimir los patrones de circuitos ultraprecisos que requiere nanostack.
Gambetta se negó a nombrar socios de comercialización específicos, pero dijo que la arquitectura es lo suficientemente genérica como para aplicarse a CPU, GPU y procesadores móviles. "En una década, esto se convertirá en otra tecnología mainstream que hemos inventado y ayudado a la industria a transformar", afirmó Bu.
Para los inversores, la cuestión es si nanostack sigue el manual de las nanoláminas — donde la investigación de IBM se convirtió en el estándar de la industria adoptado por TSMC y Samsung — o si permanece como una curiosidad de laboratorio. Las acciones de IBM cotizan a aproximadamente 22 veces las ganancias futuras, con la valoración del título impulsada más por sus negocios de software y consultoría que por su propiedad intelectual de semiconductores. Un canal de licencias exitoso para nanostack podría agregar una nueva fuente de ingresos, aunque la compañía no ha revelado ningún acuerdo de licencia.
Este artículo es solo para fines informativos y no constituye asesoramiento de inversión.
